作業記録 大東
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[[超伝導CAD 2020]]
* 定期なやつ [#i185683c]
** 毎日 [#iabfaaf7]
-健康チェック
--Moodle及びExcel(研究室)
--Excel(部活)
** 月曜日 [#d36d1427]
-13:00~ アーキ研 online ミーティング
** 火曜日 [#y2e7e1d9]
-11:00~ sfqグループ online ミーティング
-13:00~ 京大、中京大との合同ミーティング(online)
** 木曜日 [#s26b16ae]
-18:00~20:00 部活
** 金曜日 [#m8d6ad6a]
-13:00~ 専門英語(前期分、online)
** 土曜日 [#od34f861]
-部活
** 水曜/木曜 [#xaf77ddc]
-cad作業候補
* やること [#d15f36da]
-論文読む!(人に説明できるぐらいに理解したい)
-回路設計
*スライド作成用メモ(自己理解のまとめ) [#y4d6b741]
**Timing of Multi-Gigahertz Rapid Single Flux Quantum Dig...
&ref(TimingOf_紹介用_20201006.pdf,,まとめPDF);
**Review and comparison of RSFQ asynchronous methodologie...
&ref(417811_Shunto_Ohigashi_02.pdf,,まとめPDF);
**低温工学 [#j0d96175]
&ref(Teion_Kougaku.pdf,,まとめPDF);
*nc-verilog論理シミュレーション [#y8aad665]
**Initialize Design [#e81d2952]
-1段目のアイコン、またはCommands->Initialize Design
-Run Directoryを指定して、Initialize Designを実行
**Setupメニューから設定 [#d81cba49]
-Record Signals...
--対象をAll Subscopesとして全ての信号を記録するよう変更
-Simulation...
--Files:/eda1/Cadence/IC614/tools/dfII/local/lib/verilog...
--Directories:/eda1/SFQ/adp634s/verilog
--最後に半角スペースと「+define+BV=2.5」を追加
---数字部分を変えることで、バイアスの変更が可能(1.75~3.25...
**Generate Netlist [#ua676c94]
-2段目のアイコン、またはCommands->Generate Netlist
-CIWに「... netlisted successfully.」と表示が出ればOK
**テストパターンの生成 [#u7ab857e]
-Commands->Edit Test Fixture
--多分これをやる必要はない。以下の作業はterminal及びemacs...
-デフォルトのファイル「testfixture.verilog」を「testfixtu...
--多分「.verilog」を作って、あとからコピーして「.new」を...
---これをやらないと「.verilog」が毎回上書きされて、せっか...
---記述はverilog形式
--「testfixture.template」内で「testfixture.new」を参照す...
`ifdef verilog
//please enter any additional verilog stimulus in the t...
`include "testfixture.new"
`endif
**Simulate [#b754e35b]
-3段目のアイコン、またはCommands->Simulate
--「.new」で書いたシミュレーションでコンパイルエラーがあ...
--問題なければSimVisionが起動、Design Browserウィンドウ(...
-Windouws->Sendto->Send To Wave Formで波形表示ウィンドウ...
-Consoleウィンドウで「Run 200」とかやればいい。波形ウィン...
-$finish後にもう一回実行したい際にはちゃんとresetする。
**注意、メモ [#uc01a796]
-回路を書き換えてもう一度シミュレーションするときは、左の...
-特にゼロスキューは、パイプラインの2段目以降のデータ到着...
* 作業記録 [#e7428825]
**1/21 [#t05b6464]
-周波数をいじったり回路をいじったりして、もう一度測定
--コンカレントフロー
---周期10ps、ディレイ220.1-130=90.1ps
---バイアス2.5mv(100%)~3.25mv(130%)が許容
---cell:89 JJ:330 bias:43.723(mA) area:150(0.2400 mm^2)
--ゼロスキュー
---周期17ps、ディレイ348-221=127ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:99 JJ:387 bias:52.287(mA) area:152(0.2432 mm^2)
**1/18 [#d0c0c262]
-バイアス
--ゼロスキュー
---2.25mv(90%)~3.0mv(120%)は動作可。
---2.0mv(80%)でSでタイミング違反。多分データが遅すぎる。
---3.25mv(130%)は出力波形消滅。
-Count cells from schematics
--コンカレントフロー
---cell:92 JJ:408 bias:55.441(mA) area:126(0.2016mm^2)
--クロックフォローデータ
---cell:92 JJ:350 bias:46.728(mA) area:128(0.2048mm^2)
--ゼロスキュー
---cell:94 JJ:401 bias:54.391(mA) area:145(0.2320mm^2)
**1/14 [#l2f7f0a7]
-CoとSが逆になってるので、ちゃんと修正する(クロックフォロ...
-nc-verilogシミュレーションにおけるバイアスは1.75mv(70%)~...
-simout.tmpファイルに何で違反したのかが記録される
-回路を書き換えたら必ずネットリストを作り直す。これをやら...
-バイアス
--コンカレントフロー
---2.0mv(80%)~3.25mv(130%)は動作可。
---1.75mv(70%)ではCo、Sの両方でタイミング違反を確認
--クロックフォローデータ
---2.0mv(80%)~3.0mv(120%)は動作可。
---1.75mv(70%)ではCo、Sの両方でタイミング違反を確認
---3.25mv(130%)ではCo(本来のS)でタイミング違反を確認
--余裕があれば修正。先にゼロスキューに取りかかる。
**1/13 [#q339a370]
-メモ
--クロックフォローデータにおいて、バイアス3.25mv(130%)で...
--回路の途中で仮想ワイヤを引いて出力を確認することはでき...
--そもそもバイアスマージンはどれくらい余裕があれば良いも...
--クロックフォローデータ、どうあがいてもバイアス2.0mv(80%...
--ゼロスキューのタイミング調整をどのようにしてやるか。静...
**1/7 [#v176ca64]
-ゼロスキューを実装
--バイアス
---2.5mv(100%)での動作を確認
---3.0mv(120%)や2.0mv(80%)ではタイミング違反が発生
**12/23 [#s773fda9]
-回路面積とか
--コンカレントフロー
---cell:92 JJ:408 bias:55.441(mA) area:126(0.2016mm^2)
--クロックフォローデータ
---cell:96 JJ:389 bias:52.586(mA) area:130(0.2080mm^2)
-バイアスマージンを何とか計りたい
--いずれの方式でも、3.5mv(125%以上)は京大wikiに記載の通り...
--コンカレントフロー
---2.5mv(100%)、3.0mv(120%)、2.0mv(80%)での動作を確認
---1.5mv(60%)では、正常に動作しなかった
--クロックフォローデータ
---2.5mv(100%)、3.0mv(120%)での動作を確認
---2.0mv(80%)では、Wave FormのCout(桁上げ出力)の信号が...
**12/17 [#nd52b62b]
-高木先生のお力をお借りして、コンカレントフローの全加算器...
--やっぱりタイミング周りが悪さしてた?
--いろいろいじればもう少し速くなるのだろうか
-クロック出力も用意する
--組み立てた時に、後続の設計にクロック信号を繋げるため
-クロックフォローデータの全加算器が多分完成(タイミングも...
--見た目はコンカレントとほとんど同じ。2段目以降を「デー...
--コンカレントよりめちゃくちゃ速い。パイプラインが2段し...
**12/10 [#oa484c24]
-やっとシミュレーションできた
--testfixture.new内の入力ピンの名前が間違っていただけっぽ...
--正しい挙動をしないことがちゃんと確認できたので、今度こ...
-cbf(confluence baffer、合流バッファ)
--ORの代わりみたいに使える
--正確には、入力側のどっちから来た信号もそのまま通すだけ
--ORと違い、クロックによる制御がいらないので、パイプライ...
--ただし、両方真理値1が有り得る場合、タイミングを厳しく合...
-何も無いところでも、遅延(Dフリップフロップ)を挟むこと...
-ジェネレータのクロック周期と、各ゲートへのクロック到達タ...
-何度か確認したが、挙動がおかしい理由を見つけられない
--Cin(桁上げ入力)がない際は挙動に問題無し?Coutが上手く...
**11/18 [#g71519c9]
-nc-verilogを開くと、Schematic Lウィンドウのメニューバー...
--一度閉じて再度openすると直る。なんでだろう?
-全加算器
--コンカレントでやりたい。が、タイミングがよくわからない...
**11/12 [#yd7ba14d]
-全加算器に挑戦
--クロック周期20psではとても動かない。タイミング解析、設...
-シミュレーションの手順を、忘れないためにもここにメモ。
**11/05 [#h10e7a1c]
-コンバータはやっぱり要るっぽい
--DC(直流電流)をSFQに直すやつっぽい。そこらへんの詳しいこ...
--パルス論理への変換はやっぱりここでやってるみたい
-タイミング調整について
--「○○_××」は「○○と××の入力差の"許容ライン"」的な
--例えば、「CLK_A=-1.8」は「Aにパルス到達後-1.8ps後以内に...
--「CLK_CLK=6.2」は「(このゲートにおける)クロック周期は...
--「CLK_DATA」は図の通り、範囲内の中間を指定する。小数点...
--クロックの到着タイミングから、データの到着タイミングが...
-論理シミュレーションできた
--nc-verilogを使うやつ(wiki内のpdfのやつ)。
--「testfixture.new」を作って、シミュレーション内容を記述...
--「testfixture.template」内で「testfixture.new」を参照し...
--実行の際は「Run 200」とかコマンドラインに打つ?付属のRu...
--Send To Wave Formする
**10/29 [#dd77c3c5]
-配線は基本JTLで(wireじゃなくってinstanceで)。自動配線は...
--入出力部分で変換器?か何かを挟むっぽいのかな?(入力:dc...
-静的タイミング解析をかじった。
--http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?S...
--オプションとか細かいところは、また必要になった時にみる。
-半加算器に挑戦
--http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?%...
--タイミング調整の部分がよくわからない。タイミング情報の...
--設計は自力でやろうとしたが、タイミングを合わせることが...
**10/06 [#c482af5c]
-Timing~の論文説明用に作っていたものをここにup。読み進め...
**09/09 [#y5aec83e]
-VDECの講習会の復習。全てを物にすることはとてもかなわなか...
--そこまで設計が現段階ではできないので、まずはラボデータ...
--SFQではないため、京大のHPのやつとはかなり違う。これまで...
--instanceやwire、pinの名前の変え方を覚えた。回路をより見...
--SchematicのLのライセンスがないっぽい。XLはある。一部のA...
--DRCでエラーが出たので、シミュレーションが上手く行かない...
**08/31 [#ce50866c]
-あまり無計画に漁っても、結局理解が追い付かないので、sfq...
--それでも単語レベルでわからないものはやはり出てくる。[8]...
-virtuosoの講習会を受けたものの、あまり分かっていないもの...
**08/18 [#hdfc736f]
-川口さんの論文の参考文献を読み漁り中
--[9]Costa, José C., José C. Monteiro, and ...
---川口さんの論文で出てきたTiming jitter、reconvergent pa...
---ただ、「スイッチングアクティビティの推定(?)」がメイ...
---後からジッタだけで検索して何となく理解。ただ、再収束パ...
--[11]Harris, David, and Mark A. Horowitz. "Skew-tolerant...
---こちらは急に出てきたTime borrowing techniqueが気になっ...
---メインはドミノ回路の話(長くて、英語力も足りないので、...
---高木先生もおっしゃっていたが、半導体回路での考え方なの...
---実際にtime borrowingが出てくるのは第6節。ただ、よくわ...
-以前低温工学を読んだ際のメモでページが見にくかったので、...
**07/26 [#h643084e]
-発表用スライドが完成
**07/22 [#w3bccde4]
-スライド作成を始める。研究の見通しも何となく見えてきたか。
**07/21 [#ld14701f]
-論文「Review and comparison of RSFQ asynchronous methodo...
**07/03 [#dc88baf5]
-低温工学を読んだ。そろそろ別のやつを読む。
-高木先生の力を借りながら、論理シミュレーションに挑戦。ve...
**07/01 [#s7e62bb8]
-低温工学をもう一度読み返す。今度はこちらにメモしながら。
-cadence、論理シミュレーションのやつが、ライセンス切れて...
**06/24 [#gbe9e541]
-PTL配線ができるようになった?
--XLではウインドウバーに「SFQ-Route」が出てこないっぽいか...
--最悪、wireから作らずに全部のセルをcreateする
-DRC(design rule check)をかけられるようになった
--今の段階では、Shift+Fで中身が見れてもさっぱり
--CIWではエラーが出ているが、「Verify->Markers->Find..」...
** 06/19 [#n8f2480d]
-pcのIPアドレスを新規のものに変更
-ローカルでvirtuosoが起動可(ssh -X oyster1は不要)
-virtuosoのcreate instance辺りまで出来るようになった
** 06/17 [#ka66c906]
-研究室登校
-pcの初期設定
-oyster1環境でvirtuosoの起動を確認
&br; (他の計算サーバ及びローカルは不可?)
ssh -X oyster1
cd sfqcad/work
virtuoso &
--「http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php...
&br; を参考に実際に手を動かす
** 06/12 [#g3b7440b]
- ページの作成
終了行:
[[超伝導CAD 2020]]
* 定期なやつ [#i185683c]
** 毎日 [#iabfaaf7]
-健康チェック
--Moodle及びExcel(研究室)
--Excel(部活)
** 月曜日 [#d36d1427]
-13:00~ アーキ研 online ミーティング
** 火曜日 [#y2e7e1d9]
-11:00~ sfqグループ online ミーティング
-13:00~ 京大、中京大との合同ミーティング(online)
** 木曜日 [#s26b16ae]
-18:00~20:00 部活
** 金曜日 [#m8d6ad6a]
-13:00~ 専門英語(前期分、online)
** 土曜日 [#od34f861]
-部活
** 水曜/木曜 [#xaf77ddc]
-cad作業候補
* やること [#d15f36da]
-論文読む!(人に説明できるぐらいに理解したい)
-回路設計
*スライド作成用メモ(自己理解のまとめ) [#y4d6b741]
**Timing of Multi-Gigahertz Rapid Single Flux Quantum Dig...
&ref(TimingOf_紹介用_20201006.pdf,,まとめPDF);
**Review and comparison of RSFQ asynchronous methodologie...
&ref(417811_Shunto_Ohigashi_02.pdf,,まとめPDF);
**低温工学 [#j0d96175]
&ref(Teion_Kougaku.pdf,,まとめPDF);
*nc-verilog論理シミュレーション [#y8aad665]
**Initialize Design [#e81d2952]
-1段目のアイコン、またはCommands->Initialize Design
-Run Directoryを指定して、Initialize Designを実行
**Setupメニューから設定 [#d81cba49]
-Record Signals...
--対象をAll Subscopesとして全ての信号を記録するよう変更
-Simulation...
--Files:/eda1/Cadence/IC614/tools/dfII/local/lib/verilog...
--Directories:/eda1/SFQ/adp634s/verilog
--最後に半角スペースと「+define+BV=2.5」を追加
---数字部分を変えることで、バイアスの変更が可能(1.75~3.25...
**Generate Netlist [#ua676c94]
-2段目のアイコン、またはCommands->Generate Netlist
-CIWに「... netlisted successfully.」と表示が出ればOK
**テストパターンの生成 [#u7ab857e]
-Commands->Edit Test Fixture
--多分これをやる必要はない。以下の作業はterminal及びemacs...
-デフォルトのファイル「testfixture.verilog」を「testfixtu...
--多分「.verilog」を作って、あとからコピーして「.new」を...
---これをやらないと「.verilog」が毎回上書きされて、せっか...
---記述はverilog形式
--「testfixture.template」内で「testfixture.new」を参照す...
`ifdef verilog
//please enter any additional verilog stimulus in the t...
`include "testfixture.new"
`endif
**Simulate [#b754e35b]
-3段目のアイコン、またはCommands->Simulate
--「.new」で書いたシミュレーションでコンパイルエラーがあ...
--問題なければSimVisionが起動、Design Browserウィンドウ(...
-Windouws->Sendto->Send To Wave Formで波形表示ウィンドウ...
-Consoleウィンドウで「Run 200」とかやればいい。波形ウィン...
-$finish後にもう一回実行したい際にはちゃんとresetする。
**注意、メモ [#uc01a796]
-回路を書き換えてもう一度シミュレーションするときは、左の...
-特にゼロスキューは、パイプラインの2段目以降のデータ到着...
* 作業記録 [#e7428825]
**1/21 [#t05b6464]
-周波数をいじったり回路をいじったりして、もう一度測定
--コンカレントフロー
---周期10ps、ディレイ220.1-130=90.1ps
---バイアス2.5mv(100%)~3.25mv(130%)が許容
---cell:89 JJ:330 bias:43.723(mA) area:150(0.2400 mm^2)
--ゼロスキュー
---周期17ps、ディレイ348-221=127ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:99 JJ:387 bias:52.287(mA) area:152(0.2432 mm^2)
**1/18 [#d0c0c262]
-バイアス
--ゼロスキュー
---2.25mv(90%)~3.0mv(120%)は動作可。
---2.0mv(80%)でSでタイミング違反。多分データが遅すぎる。
---3.25mv(130%)は出力波形消滅。
-Count cells from schematics
--コンカレントフロー
---cell:92 JJ:408 bias:55.441(mA) area:126(0.2016mm^2)
--クロックフォローデータ
---cell:92 JJ:350 bias:46.728(mA) area:128(0.2048mm^2)
--ゼロスキュー
---cell:94 JJ:401 bias:54.391(mA) area:145(0.2320mm^2)
**1/14 [#l2f7f0a7]
-CoとSが逆になってるので、ちゃんと修正する(クロックフォロ...
-nc-verilogシミュレーションにおけるバイアスは1.75mv(70%)~...
-simout.tmpファイルに何で違反したのかが記録される
-回路を書き換えたら必ずネットリストを作り直す。これをやら...
-バイアス
--コンカレントフロー
---2.0mv(80%)~3.25mv(130%)は動作可。
---1.75mv(70%)ではCo、Sの両方でタイミング違反を確認
--クロックフォローデータ
---2.0mv(80%)~3.0mv(120%)は動作可。
---1.75mv(70%)ではCo、Sの両方でタイミング違反を確認
---3.25mv(130%)ではCo(本来のS)でタイミング違反を確認
--余裕があれば修正。先にゼロスキューに取りかかる。
**1/13 [#q339a370]
-メモ
--クロックフォローデータにおいて、バイアス3.25mv(130%)で...
--回路の途中で仮想ワイヤを引いて出力を確認することはでき...
--そもそもバイアスマージンはどれくらい余裕があれば良いも...
--クロックフォローデータ、どうあがいてもバイアス2.0mv(80%...
--ゼロスキューのタイミング調整をどのようにしてやるか。静...
**1/7 [#v176ca64]
-ゼロスキューを実装
--バイアス
---2.5mv(100%)での動作を確認
---3.0mv(120%)や2.0mv(80%)ではタイミング違反が発生
**12/23 [#s773fda9]
-回路面積とか
--コンカレントフロー
---cell:92 JJ:408 bias:55.441(mA) area:126(0.2016mm^2)
--クロックフォローデータ
---cell:96 JJ:389 bias:52.586(mA) area:130(0.2080mm^2)
-バイアスマージンを何とか計りたい
--いずれの方式でも、3.5mv(125%以上)は京大wikiに記載の通り...
--コンカレントフロー
---2.5mv(100%)、3.0mv(120%)、2.0mv(80%)での動作を確認
---1.5mv(60%)では、正常に動作しなかった
--クロックフォローデータ
---2.5mv(100%)、3.0mv(120%)での動作を確認
---2.0mv(80%)では、Wave FormのCout(桁上げ出力)の信号が...
**12/17 [#nd52b62b]
-高木先生のお力をお借りして、コンカレントフローの全加算器...
--やっぱりタイミング周りが悪さしてた?
--いろいろいじればもう少し速くなるのだろうか
-クロック出力も用意する
--組み立てた時に、後続の設計にクロック信号を繋げるため
-クロックフォローデータの全加算器が多分完成(タイミングも...
--見た目はコンカレントとほとんど同じ。2段目以降を「デー...
--コンカレントよりめちゃくちゃ速い。パイプラインが2段し...
**12/10 [#oa484c24]
-やっとシミュレーションできた
--testfixture.new内の入力ピンの名前が間違っていただけっぽ...
--正しい挙動をしないことがちゃんと確認できたので、今度こ...
-cbf(confluence baffer、合流バッファ)
--ORの代わりみたいに使える
--正確には、入力側のどっちから来た信号もそのまま通すだけ
--ORと違い、クロックによる制御がいらないので、パイプライ...
--ただし、両方真理値1が有り得る場合、タイミングを厳しく合...
-何も無いところでも、遅延(Dフリップフロップ)を挟むこと...
-ジェネレータのクロック周期と、各ゲートへのクロック到達タ...
-何度か確認したが、挙動がおかしい理由を見つけられない
--Cin(桁上げ入力)がない際は挙動に問題無し?Coutが上手く...
**11/18 [#g71519c9]
-nc-verilogを開くと、Schematic Lウィンドウのメニューバー...
--一度閉じて再度openすると直る。なんでだろう?
-全加算器
--コンカレントでやりたい。が、タイミングがよくわからない...
**11/12 [#yd7ba14d]
-全加算器に挑戦
--クロック周期20psではとても動かない。タイミング解析、設...
-シミュレーションの手順を、忘れないためにもここにメモ。
**11/05 [#h10e7a1c]
-コンバータはやっぱり要るっぽい
--DC(直流電流)をSFQに直すやつっぽい。そこらへんの詳しいこ...
--パルス論理への変換はやっぱりここでやってるみたい
-タイミング調整について
--「○○_××」は「○○と××の入力差の"許容ライン"」的な
--例えば、「CLK_A=-1.8」は「Aにパルス到達後-1.8ps後以内に...
--「CLK_CLK=6.2」は「(このゲートにおける)クロック周期は...
--「CLK_DATA」は図の通り、範囲内の中間を指定する。小数点...
--クロックの到着タイミングから、データの到着タイミングが...
-論理シミュレーションできた
--nc-verilogを使うやつ(wiki内のpdfのやつ)。
--「testfixture.new」を作って、シミュレーション内容を記述...
--「testfixture.template」内で「testfixture.new」を参照し...
--実行の際は「Run 200」とかコマンドラインに打つ?付属のRu...
--Send To Wave Formする
**10/29 [#dd77c3c5]
-配線は基本JTLで(wireじゃなくってinstanceで)。自動配線は...
--入出力部分で変換器?か何かを挟むっぽいのかな?(入力:dc...
-静的タイミング解析をかじった。
--http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?S...
--オプションとか細かいところは、また必要になった時にみる。
-半加算器に挑戦
--http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?%...
--タイミング調整の部分がよくわからない。タイミング情報の...
--設計は自力でやろうとしたが、タイミングを合わせることが...
**10/06 [#c482af5c]
-Timing~の論文説明用に作っていたものをここにup。読み進め...
**09/09 [#y5aec83e]
-VDECの講習会の復習。全てを物にすることはとてもかなわなか...
--そこまで設計が現段階ではできないので、まずはラボデータ...
--SFQではないため、京大のHPのやつとはかなり違う。これまで...
--instanceやwire、pinの名前の変え方を覚えた。回路をより見...
--SchematicのLのライセンスがないっぽい。XLはある。一部のA...
--DRCでエラーが出たので、シミュレーションが上手く行かない...
**08/31 [#ce50866c]
-あまり無計画に漁っても、結局理解が追い付かないので、sfq...
--それでも単語レベルでわからないものはやはり出てくる。[8]...
-virtuosoの講習会を受けたものの、あまり分かっていないもの...
**08/18 [#hdfc736f]
-川口さんの論文の参考文献を読み漁り中
--[9]Costa, José C., José C. Monteiro, and ...
---川口さんの論文で出てきたTiming jitter、reconvergent pa...
---ただ、「スイッチングアクティビティの推定(?)」がメイ...
---後からジッタだけで検索して何となく理解。ただ、再収束パ...
--[11]Harris, David, and Mark A. Horowitz. "Skew-tolerant...
---こちらは急に出てきたTime borrowing techniqueが気になっ...
---メインはドミノ回路の話(長くて、英語力も足りないので、...
---高木先生もおっしゃっていたが、半導体回路での考え方なの...
---実際にtime borrowingが出てくるのは第6節。ただ、よくわ...
-以前低温工学を読んだ際のメモでページが見にくかったので、...
**07/26 [#h643084e]
-発表用スライドが完成
**07/22 [#w3bccde4]
-スライド作成を始める。研究の見通しも何となく見えてきたか。
**07/21 [#ld14701f]
-論文「Review and comparison of RSFQ asynchronous methodo...
**07/03 [#dc88baf5]
-低温工学を読んだ。そろそろ別のやつを読む。
-高木先生の力を借りながら、論理シミュレーションに挑戦。ve...
**07/01 [#s7e62bb8]
-低温工学をもう一度読み返す。今度はこちらにメモしながら。
-cadence、論理シミュレーションのやつが、ライセンス切れて...
**06/24 [#gbe9e541]
-PTL配線ができるようになった?
--XLではウインドウバーに「SFQ-Route」が出てこないっぽいか...
--最悪、wireから作らずに全部のセルをcreateする
-DRC(design rule check)をかけられるようになった
--今の段階では、Shift+Fで中身が見れてもさっぱり
--CIWではエラーが出ているが、「Verify->Markers->Find..」...
** 06/19 [#n8f2480d]
-pcのIPアドレスを新規のものに変更
-ローカルでvirtuosoが起動可(ssh -X oyster1は不要)
-virtuosoのcreate instance辺りまで出来るようになった
** 06/17 [#ka66c906]
-研究室登校
-pcの初期設定
-oyster1環境でvirtuosoの起動を確認
&br; (他の計算サーバ及びローカルは不可?)
ssh -X oyster1
cd sfqcad/work
virtuoso &
--「http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php...
&br; を参考に実際に手を動かす
** 06/12 [#g3b7440b]
- ページの作成
ページ名: