作業記録2021大東
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[[超伝導CAD 2021]]
* nc-verilogネットリスト問題 [#xe04ecad]
-状況
--spl_3系統
---Initialize Design、各Setupは問題なし
---ネットリストの生成は成功と出る(画像2段目左)
---ネットリスト生成時、spl_3系統のセル(spl3f~3r)の名称がs...
---これらのセルは/eda1/adp634s/spl3f~3r/symbol/symbol.oa...
---シミューレーションは実行できない(ネットリストの方を手...
--jnot2
---ディレクトリ「symbol」を持たないセル「jnot2」を使用す...
-考察
--ネットリストの生成は1回目は正しくでき、その後、回路を書...
--1回目はsymbol_pを、上書き時はsymbolを読みに行っているの...
#ref(spl_3_schematic.png,nowrap,center,40%)
&ref(spl_3_netlist_generate.png,nowrap,center,100%);
&ref(spl_3_netlist_miss.png,nowrap,center,110%);
#ref(spl_3_log_and_netlist.png,nowrap,center,30%)
* やりたいこと [#i5b4209c]
*adp634sタイミング(CLK_DATA) [#n1bb3cdf]
|CENTER:clk_cycle|CENTER:10.0|CENTER:17.0|CENTER:20.0|h
|||||
|jand|7.3|10.8|12|
|jxor|5.2|8.7|11|
|dff|4.0|7.5|9|
|ndro(CLK_DATA)|||9.6|
|ndro(CLK_RESET)|||6|
|jnor|||10.3|
*nc-verilog論理シミュレーション [#p2364cae]
**Initialize Design [#r886fd40]
-1段目のアイコン、またはCommands->Initialize Design
-Run Directoryを指定して、Initialize Designを実行
**Setupメニューから設定 [#f02c350f]
-Record Signals...
--対象をAll Subscopesとして全ての信号を記録するよう変更
--(もしかしたらやんなくてもいいかも...?)
-Simulation...
--Files:/eda1/Cadence/IC614/tools/dfII/local/lib/verilog...
--Directories:/eda1/SFQ/adp634s/verilog
--最後に半角スペースと「+define+BV=2.5」を追加
---数字部分を変えることで、バイアスの変更が可能(1.75~3.25...
**Generate Netlist [#u8339926]
-2段目のアイコン、またはCommands->Generate Netlist
-CIWに「... netlisted successfully.」と表示が出ればOK
**テストパターンの生成 [#ree1c0a2]
-Commands->Edit Test Fixture
--多分これをやる必要はない。以下の作業はterminal及びemacs...
-デフォルトのファイル「testfixture.verilog」を「testfixtu...
--多分「.verilog」を作って、あとからコピーして「.new」を...
---これをやらないと「.verilog」が毎回上書きされて、せっか...
---記述はverilog形式
--「testfixture.template」内で「testfixture.new」を参照す...
`ifdef verilog
//please enter any additional verilog stimulus in the t...
`include "testfixture.new"
`endif
**Simulate [#kf8ecfc5]
-3段目のアイコン、またはCommands->Simulate
--「.new」で書いたシミュレーションでコンパイルエラーがあ...
--問題なければSimVisionが起動、Design Browserウィンドウ(...
-select->allでピンを全部選択。一部だけ確認したいなら「Ctr...
-Windouws->Sendto->Send To Wave Formで波形表示ウィンドウ...
-Consoleウィンドウで「Run 200」とかやるか、実行っぽいボタ...
-$finish後にもう一回実行したい際にはちゃんとresetする(巻...
**注意、メモ [#q792d9dc]
-回路を書き換えてもう一度シミュレーションするときは、左の...
-2回目以降のGenerate Netlist後は、spl3f~3rのセルの名称が...
-特にゼロスキューは、パイプラインの2段目以降のデータ到着...
* 作業記録 [#r11c71f6]
**1/12 [#wc200fb3]
-続
--Magnetically coupled quantum-flux-latch with wide opera...
---QFL:量子磁束ラッチ。AQFP用のラッチ。バッファとストレ...
---MC-QFL:磁気結合QFL。バッファとストレージループを物理...
--Evaluation of operation margin of superconducting rando...
---安全な暗号生成に注目される物理乱数(RNG)は、生成速度の...
--☆Study of Signal Interface between Single Flux Quantum ...
---SFQ-AQFPハイブリッドのインターフェース回路の話。概要の...
---2015 15th International Superconductive Electronics Co...
--Demonstration of 10k gate-scale adiabatic-quantum-flux-...
---Introductionのまとめ方が上手かもシリーズ。
--Fast and accurate inductance and coupling calculation f...
---PTLの参考文献、あとで読む(メモ)
---参考文献[6]:SFQ Propagation Properties in Passive Tra...
---↑PTLは、長いほど動作領域が減少
--High-speed operation of a single flux quantum multiple ...
---SFQ多入力マージャー(統合の"マージ"のer型。)。従来のC...
---JTL、JTLに磁気結合したdc-SQUIDスタック?、dc/SFQコンバ...
---ただ、4bit bit-slice、CBを連続的に使う場面(2より多い...
--Design method of single-flux-quantum logic circuits usi...
---動的に再構成可能なSFQ論理ゲート。AND/ORとNAND/NORを設...
-2015終わったので、次読むなら2014から。
**1/7 [#c51255e0]
-続
--Experimental and simulation results of a symmetrical pa...
---大規模SFQ回路では、バイアス電流の抽出っていうのをやる...
--Demonstration of signal transmission between adiabatic ...
---RSFQ-AQFPをPTLで接続するインターフェイスの提案。結局欲...
--Statistical analysis of error rate of large-scale singl...
---タイミングマージンによる誤差への影響とかを、ちゃんと数...
--An 8-bit Kogge-Stone Adder Optimized for Adiabatic Quan...
---AQFP。AND-OR-NOTを多数決ゲートで代用。回路面積やレイテ...
-2017、2016も確認済み。次は2015から。
**12/21 [#aacbf91a]
-続
--A Feedback-Friendly Large-Scale Clocking Scheme for Adi...
---噂に聞いていたコンカレント+カウンターフローのクロッキ...
--Influence of Magnetic Flux Trapped in Moats on Supercon...
---moat?が回路の性能に影響。AQFPのマージンが悪くなったら...
-メモ:2021-2018までは確認。次は2017から。
**12/20 [#i67a4a0e]
-続
--Planarized Nb 4-Layer Fabrication Process for Supercond...
---Nb4層プロセス・PHSTP(Planarized High Speed Standard P...
--Trends in Low-Temperature Circuit Technology to Control...
---☆大規模量子コンピュータの量子ビットを制御する低温回路...
--Low-latency power-dividing clocking scheme for adiabati...
---AQFPは交流電源を使うっぽくて、90°位相差のある2つの交流...
--Investigation of Placement Order Optimization for Adiab...
---全然関係ないけど、AQFPセル配置最適化に遺伝的アルゴリズ...
**12/15 [#uf54e57f]
-続(AQFPも軽く見てく、技術系もとりあえずメモる)
--Design of Discrete Hopfield Neural Network Using a Sing...
---SFQで離散ホップフィールドニューラルネットワーク(DHNN)...
--Study and evaluation of adiabatic quantum-flux-parametr...
---AQFP。delay-line clocking?バッファ挿入が必要なく、レ...
**12/9 [#kbc88141]
-続
--CMOSとJJを組み合わせるやつ、ジョセフソン素子が集積度低...
**11/30 [#vbf8d7cc]
-続
--Design of Convolution Layer in Binarized Neural Network...
---論文本体は読めなさそうhttps://www.ieice.org/publicatio...
---テクノロジーとはちょっと離れるけど、並列パイプライン型...
--その他、FFT(高速フーリエ変換)やLUT実装、電波天文観測...
--AQFP系は一旦無視してるけど、PTLがどうとかって話があるか...
**11/25 [#i8f458fd]
-将来のテクノロジーがどうなるか、読み進めるかは置いといて...
--Frequency synchronization of single flux quantum oscill...
---https://iopscience.iop.org/article/10.1088/1361-6668/a...
---複数の異なる周波数の発振器について周波数同期を試みる。...
--Design methodology of single-flux-quantum flip-flops co...
---https://iopscience.iop.org/article/10.1088/1361-6668/a...
---従来のジョセフソン接合(0シフト)にπシフトのものを組み...
---πシフトの話はこっちもしてそうhttps://ieeexplore.ieee.o...
--Demonstration of an efficient single flux quantum logic...
---https://iopscience.iop.org/article/10.1088/1361-6668/a...
---局所磁束バイアス(LFB)を使うと、回路面積を縮めたり電...
**10/28 [#g829e780]
-コンカレントフロー
--周期20ps、ディレイ546.9-79.6=467.3ps
--バイアス2.5mv(100%)のみ許容
--cell:2092 JJ:5798 bias:815.064(mA) area:3.7600(mm^2)
--入力間隔:20ps×27サイクル=540ps後に後続データ入力
-クロックフォローデータ
--周期20ps、ディレイ515-56=459ps
--バイアス2.5mv(100%)のみ許容
--cell:2107 JJ:5374 bias:751.826(mA) area:3.8096(mm^2)
--入力間隔:20ps×25サイクル=500ps後に後続データ入力
**10/27 [#m8fc0271]
-メモ
--フロークロッキングもクロックより遅らせて入れ始める
--それで性能比較→ダメならタイミングチャートかいて考える
--コンカレントv2、設計まで完了。次回作業測定から。
**10/26 [#l62913c4]
-ゼロスキューが遅い理由を突き止めれたので、改善
--周期122.4ps、ディレイ867.5-322=545.5ps
--バイアス2.5mv(100%)~3.0mv(120%)が許容
--cell:2412 JJ:5949 bias:838.231(mA) area:4.1696(mm^2)
--入力間隔:122.4ps×5サイクル=612ps後に後続データ入力
-入力間隔が想定している通りになったし、良さげ
-ディレイがコンカレントフローに勝っちゃってるけど…フロー...
**10/15 [#vc21ca53]
-COREe4
--「Could not open "(ディレクトリ名) COREe4_ver5_1 schema...
--佐藤さんのアクセス制限がかかってる?
--自分の作業環境にコピーしてパーミッションを変えてもダメ...
--安藤さんの論文のDS1->cbf->LDBの部分が多分フィードバック...
**10/1 [#ia0e468c]
-NC-verilogの挙動の理解に進歩
--Initialize Designでディレクトリ生成
---場所と名称はRun Directoryで指定。初期設定では./○○_run1...
---ここで出来るsi.envの5・6行目が重要。以下のように記述さ...
simViewList = '("schematic_p" "symbol_p")
simStopList = '("symbol_p")
--この後、もう一度Initialize Designで同じディレクトリを指...
simViewList = '("behavioral" "functional" "system" "veri...
simStopList = '("verilog" "pld_verilog" "lai_verilog" "l...
--ここが書き変わることで、symbolを見に行ってしまうのでは?
--何が原因で書き変わっているかは分からないので、それも調...
**9/28 [#o2200313]
-メモ
--/eda1/SFQ/SFQ_circuit_design_on_CADENCE.pdf
---↑SFQデザインのマニュアル。日本語。
---/eda1/Cadence/IC614/tools/dfII/bin/siがネットリスト変...
**9/27 [#te9d6312]
-メモ
--/eda1/Cadence/IC614/doc/ncveruser/ncveruser.pdf
--↑NC-verilogのマニュアルっぽい
**9/24 [#wc98ca7b]
-フィードバックを3方式で実装
--入力間隔
---コンカレント:20ps×30サイクル=600ps後に後続データ入力
---クロックフォローデータ:20ps×27サイクル=540ps後に後続...
---ゼロスキュー:122.4ps×8サイクル=979.2ps後に後続データ...
-ゼロスキュー方式が(ループ前の時点で)遅すぎる。が、ゲート...
--データが2桁分上位のゲートに向うところが最長
**9/17 [#cf4296b7]
-仕組みは一旦置いといて、この前教えて頂いた知識でコンカレ...
--ちゃんと動作できたので、(A+B)+Cの計算ができるようになった
--何で動いてるのかはよく分かってない(何十サイクルも遅延...
--ゼロスキューも作ってみて、動作を比べたい
**9/13 [#qdaca74b]
-クロックフォローデータもjtlに直せた
-計測まとめ(jtlで統一)
--コンカレントフローv4
---周期20ps、ディレイ592.6-20.0=572.6ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1427 JJ:5964 bias:842.232(mA) area:2369(3.7904mm^2)
--クロックフォローデータv2
---周期20ps、ディレイ510.7-20=490.7ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1385 JJ:5472 bias:768.789(mA) area:2419(3.8704mm^2)
--ゼロスキューv3
---周期122.4ps、ディレイ1117.3-224.8=892.5ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1713 JJ:6868 bias:978.679(mA) area:2770(4.4320mm^2)
--クロックフォローデータが最速。面積面ではコンカレントフ...
**9/10 [#d00c6289]
-コンカレントフロー
--周期20ps、ディレイ592.6-20.0=572.6ps
--バイアス2.5mv(100%)~3.0mv(120%)が許容
--cell:1427 JJ:5964 bias:842.232(mA) area:2369(3.7904mm^2)
---おおよそ予想通り。周期を落とさずに実現できた。
-「全部jtl」の制約で統一することにする
--クロックフォローデータのptlもjtlにする
--メモ:)3段目途中、配線合わせ、タイミング合わせから
**9/9 [#kb53b681]
-コンレントのptlをjtlにする作業を開始
--メモ:)3段目の途中、途中のdffのタイミングをあわせると...
**8/31 [#z2cfa868]
-計測
--コンカレントフロー
---周期20ps、ディレイ556.1-20.0=536.1ps
---バイアス2.5mv(100%)~2.75mv(110%)が許容
---cell:1707 JJ:5797 bias:815.146(mA) area:2220(3.5520mm^2)
--クロックフォローデータ
---周期20ps、ディレイ492.0-20.0=472.0ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1758 JJ:5263 bias735.561(mA) area2160(3.4560mm^2)
--ゼロスキュー
---周期122.4ps、ディレイ1117.3-224.8=892.5ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1713 JJ:6868 bias:978.679(mA) area:2770(4.4320mm^2)
--ゼロスキューはこれ以上速くならない。フロークロッキング2...
--フロークロッキング2種についてはDFFで1サイクルずらす部分...
-雑感
--PTL->JTLに直したとして、areaはここから変わらなそう。cel...
--PTLのせいでセル数が多く見えているが、やっぱりゼロスキュ...
--バイアスのマージンは3方式でそこまで差がでていない。設計...
**8/30 [#k0273a9b]
-ゼロスキューもシミュレーション合うようになった。
--実践ソフトの方に余裕があれば、3つともギチギチにしていく。
--比較もやる。
**8/26 [#qca10106]
-ゼロスキューを設計。
--クロック周期98psでなんとか動作。ptlは使用せず。
--S0の出力が1サイクル遅れているのと、手を加え忘れているク...
**8/25 [#h100e564]
-クロックフォローデータも設計できた。シミュレーションも合...
**8/20 [#ie68cb7e]
-4bit bit-slice加算器コンカレントのシミュレーションがよう...
--最終段あたり(NDROとXOR)だけゼロスキューみたいなタイミン...
**7/28 [#i0ac4c96]
-川口さんの論文、コンカレントまでは何とか読んだ(怪しいの...
-用語(多分。怪しいかも。)
--スラック:データの制約時間と解析結果の差。大きいほど余...
---Setup Slack = Data Required Time (Setup) - データ到着...
---Hold Slack = データ到着時間 - Data Required Time (Hold...
---↑タイミング違反の原因になるやつ(のはず)
--サブサーキット:多分回路中に幾つも同じ回路を作る時に用...
--タイミングジッタ:ある瞬間の信号について、理想的な位置...
-よくわからんやつ
--Time Borrowing
--Clock Tree Topology
--途中の計算式(スプリッタの数とか)、何だか合ってそうな...
--FIFO挿入の話、Fig.9のやり方(パイプライン毎のクロック入...
**6/26 [#v5b16aba]
-回線が遅い問題
--やっぱり時間帯によって変化?
--一先ずchromeを導入。firefoxのような問題は今のところない。
-鬼頭先生の論理シミュレーションを導入
http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?SFQ...
-4bit加算器
--最終段のpの経路にdffがないのは、NDROをクロックフォロー...
--最終段にdffを入れてコンカレントでも論理的には正しいので...
**6/25 [#h773f8de]
-ネットリスト問題
--/eda1/adp634sのspl3f~3rの./symbol/symbol.oa内にて「mode...
--使用しているのはsymbol_pのはず
--他のセルの./symbol/symbol.oaも眺めてみたが、そもそもmod...
**6/23 [#z2c4bf67]
-ネットリストの問題
--既にネットリストがある状態で、新しく上書きして作りなお...
--一部のセルの名称が異なる形で記載されてしまう(正:spl3f,...
--現状は./ihnl/cds0/netlistを手動で修正して対応か
-4bit sliceコンカレント、タイミングはあったけど、動作が期...
**6/18 [#t4da75d8]
-Parkさんの回路、全然間違ってなさそうだった。回路もっと勉...
-タイミング3段目まで合わせた。
-シミュレーションでネットリストを作成する際、一部のセル(...
**6/17 [#w6ee2c7d]
-各種セルの説明(CONNECTセルライブラリ用)
http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?plu...
**6/16 [#hb1ec82a]
-4bit sliceコンカレントを修正(andとcbが逆だった)。
--タイミング調整やる。
**5/28 [#r1812779]
-4bit sliceコンカレントフローの枠が多分完成
--タイミング調整中。1段目は合うが、2段目以降が大変。
**5/25 [#la8231c1]
-ページの作成
終了行:
[[超伝導CAD 2021]]
* nc-verilogネットリスト問題 [#xe04ecad]
-状況
--spl_3系統
---Initialize Design、各Setupは問題なし
---ネットリストの生成は成功と出る(画像2段目左)
---ネットリスト生成時、spl_3系統のセル(spl3f~3r)の名称がs...
---これらのセルは/eda1/adp634s/spl3f~3r/symbol/symbol.oa...
---シミューレーションは実行できない(ネットリストの方を手...
--jnot2
---ディレクトリ「symbol」を持たないセル「jnot2」を使用す...
-考察
--ネットリストの生成は1回目は正しくでき、その後、回路を書...
--1回目はsymbol_pを、上書き時はsymbolを読みに行っているの...
#ref(spl_3_schematic.png,nowrap,center,40%)
&ref(spl_3_netlist_generate.png,nowrap,center,100%);
&ref(spl_3_netlist_miss.png,nowrap,center,110%);
#ref(spl_3_log_and_netlist.png,nowrap,center,30%)
* やりたいこと [#i5b4209c]
*adp634sタイミング(CLK_DATA) [#n1bb3cdf]
|CENTER:clk_cycle|CENTER:10.0|CENTER:17.0|CENTER:20.0|h
|||||
|jand|7.3|10.8|12|
|jxor|5.2|8.7|11|
|dff|4.0|7.5|9|
|ndro(CLK_DATA)|||9.6|
|ndro(CLK_RESET)|||6|
|jnor|||10.3|
*nc-verilog論理シミュレーション [#p2364cae]
**Initialize Design [#r886fd40]
-1段目のアイコン、またはCommands->Initialize Design
-Run Directoryを指定して、Initialize Designを実行
**Setupメニューから設定 [#f02c350f]
-Record Signals...
--対象をAll Subscopesとして全ての信号を記録するよう変更
--(もしかしたらやんなくてもいいかも...?)
-Simulation...
--Files:/eda1/Cadence/IC614/tools/dfII/local/lib/verilog...
--Directories:/eda1/SFQ/adp634s/verilog
--最後に半角スペースと「+define+BV=2.5」を追加
---数字部分を変えることで、バイアスの変更が可能(1.75~3.25...
**Generate Netlist [#u8339926]
-2段目のアイコン、またはCommands->Generate Netlist
-CIWに「... netlisted successfully.」と表示が出ればOK
**テストパターンの生成 [#ree1c0a2]
-Commands->Edit Test Fixture
--多分これをやる必要はない。以下の作業はterminal及びemacs...
-デフォルトのファイル「testfixture.verilog」を「testfixtu...
--多分「.verilog」を作って、あとからコピーして「.new」を...
---これをやらないと「.verilog」が毎回上書きされて、せっか...
---記述はverilog形式
--「testfixture.template」内で「testfixture.new」を参照す...
`ifdef verilog
//please enter any additional verilog stimulus in the t...
`include "testfixture.new"
`endif
**Simulate [#kf8ecfc5]
-3段目のアイコン、またはCommands->Simulate
--「.new」で書いたシミュレーションでコンパイルエラーがあ...
--問題なければSimVisionが起動、Design Browserウィンドウ(...
-select->allでピンを全部選択。一部だけ確認したいなら「Ctr...
-Windouws->Sendto->Send To Wave Formで波形表示ウィンドウ...
-Consoleウィンドウで「Run 200」とかやるか、実行っぽいボタ...
-$finish後にもう一回実行したい際にはちゃんとresetする(巻...
**注意、メモ [#q792d9dc]
-回路を書き換えてもう一度シミュレーションするときは、左の...
-2回目以降のGenerate Netlist後は、spl3f~3rのセルの名称が...
-特にゼロスキューは、パイプラインの2段目以降のデータ到着...
* 作業記録 [#r11c71f6]
**1/12 [#wc200fb3]
-続
--Magnetically coupled quantum-flux-latch with wide opera...
---QFL:量子磁束ラッチ。AQFP用のラッチ。バッファとストレ...
---MC-QFL:磁気結合QFL。バッファとストレージループを物理...
--Evaluation of operation margin of superconducting rando...
---安全な暗号生成に注目される物理乱数(RNG)は、生成速度の...
--☆Study of Signal Interface between Single Flux Quantum ...
---SFQ-AQFPハイブリッドのインターフェース回路の話。概要の...
---2015 15th International Superconductive Electronics Co...
--Demonstration of 10k gate-scale adiabatic-quantum-flux-...
---Introductionのまとめ方が上手かもシリーズ。
--Fast and accurate inductance and coupling calculation f...
---PTLの参考文献、あとで読む(メモ)
---参考文献[6]:SFQ Propagation Properties in Passive Tra...
---↑PTLは、長いほど動作領域が減少
--High-speed operation of a single flux quantum multiple ...
---SFQ多入力マージャー(統合の"マージ"のer型。)。従来のC...
---JTL、JTLに磁気結合したdc-SQUIDスタック?、dc/SFQコンバ...
---ただ、4bit bit-slice、CBを連続的に使う場面(2より多い...
--Design method of single-flux-quantum logic circuits usi...
---動的に再構成可能なSFQ論理ゲート。AND/ORとNAND/NORを設...
-2015終わったので、次読むなら2014から。
**1/7 [#c51255e0]
-続
--Experimental and simulation results of a symmetrical pa...
---大規模SFQ回路では、バイアス電流の抽出っていうのをやる...
--Demonstration of signal transmission between adiabatic ...
---RSFQ-AQFPをPTLで接続するインターフェイスの提案。結局欲...
--Statistical analysis of error rate of large-scale singl...
---タイミングマージンによる誤差への影響とかを、ちゃんと数...
--An 8-bit Kogge-Stone Adder Optimized for Adiabatic Quan...
---AQFP。AND-OR-NOTを多数決ゲートで代用。回路面積やレイテ...
-2017、2016も確認済み。次は2015から。
**12/21 [#aacbf91a]
-続
--A Feedback-Friendly Large-Scale Clocking Scheme for Adi...
---噂に聞いていたコンカレント+カウンターフローのクロッキ...
--Influence of Magnetic Flux Trapped in Moats on Supercon...
---moat?が回路の性能に影響。AQFPのマージンが悪くなったら...
-メモ:2021-2018までは確認。次は2017から。
**12/20 [#i67a4a0e]
-続
--Planarized Nb 4-Layer Fabrication Process for Supercond...
---Nb4層プロセス・PHSTP(Planarized High Speed Standard P...
--Trends in Low-Temperature Circuit Technology to Control...
---☆大規模量子コンピュータの量子ビットを制御する低温回路...
--Low-latency power-dividing clocking scheme for adiabati...
---AQFPは交流電源を使うっぽくて、90°位相差のある2つの交流...
--Investigation of Placement Order Optimization for Adiab...
---全然関係ないけど、AQFPセル配置最適化に遺伝的アルゴリズ...
**12/15 [#uf54e57f]
-続(AQFPも軽く見てく、技術系もとりあえずメモる)
--Design of Discrete Hopfield Neural Network Using a Sing...
---SFQで離散ホップフィールドニューラルネットワーク(DHNN)...
--Study and evaluation of adiabatic quantum-flux-parametr...
---AQFP。delay-line clocking?バッファ挿入が必要なく、レ...
**12/9 [#kbc88141]
-続
--CMOSとJJを組み合わせるやつ、ジョセフソン素子が集積度低...
**11/30 [#vbf8d7cc]
-続
--Design of Convolution Layer in Binarized Neural Network...
---論文本体は読めなさそうhttps://www.ieice.org/publicatio...
---テクノロジーとはちょっと離れるけど、並列パイプライン型...
--その他、FFT(高速フーリエ変換)やLUT実装、電波天文観測...
--AQFP系は一旦無視してるけど、PTLがどうとかって話があるか...
**11/25 [#i8f458fd]
-将来のテクノロジーがどうなるか、読み進めるかは置いといて...
--Frequency synchronization of single flux quantum oscill...
---https://iopscience.iop.org/article/10.1088/1361-6668/a...
---複数の異なる周波数の発振器について周波数同期を試みる。...
--Design methodology of single-flux-quantum flip-flops co...
---https://iopscience.iop.org/article/10.1088/1361-6668/a...
---従来のジョセフソン接合(0シフト)にπシフトのものを組み...
---πシフトの話はこっちもしてそうhttps://ieeexplore.ieee.o...
--Demonstration of an efficient single flux quantum logic...
---https://iopscience.iop.org/article/10.1088/1361-6668/a...
---局所磁束バイアス(LFB)を使うと、回路面積を縮めたり電...
**10/28 [#g829e780]
-コンカレントフロー
--周期20ps、ディレイ546.9-79.6=467.3ps
--バイアス2.5mv(100%)のみ許容
--cell:2092 JJ:5798 bias:815.064(mA) area:3.7600(mm^2)
--入力間隔:20ps×27サイクル=540ps後に後続データ入力
-クロックフォローデータ
--周期20ps、ディレイ515-56=459ps
--バイアス2.5mv(100%)のみ許容
--cell:2107 JJ:5374 bias:751.826(mA) area:3.8096(mm^2)
--入力間隔:20ps×25サイクル=500ps後に後続データ入力
**10/27 [#m8fc0271]
-メモ
--フロークロッキングもクロックより遅らせて入れ始める
--それで性能比較→ダメならタイミングチャートかいて考える
--コンカレントv2、設計まで完了。次回作業測定から。
**10/26 [#l62913c4]
-ゼロスキューが遅い理由を突き止めれたので、改善
--周期122.4ps、ディレイ867.5-322=545.5ps
--バイアス2.5mv(100%)~3.0mv(120%)が許容
--cell:2412 JJ:5949 bias:838.231(mA) area:4.1696(mm^2)
--入力間隔:122.4ps×5サイクル=612ps後に後続データ入力
-入力間隔が想定している通りになったし、良さげ
-ディレイがコンカレントフローに勝っちゃってるけど…フロー...
**10/15 [#vc21ca53]
-COREe4
--「Could not open "(ディレクトリ名) COREe4_ver5_1 schema...
--佐藤さんのアクセス制限がかかってる?
--自分の作業環境にコピーしてパーミッションを変えてもダメ...
--安藤さんの論文のDS1->cbf->LDBの部分が多分フィードバック...
**10/1 [#ia0e468c]
-NC-verilogの挙動の理解に進歩
--Initialize Designでディレクトリ生成
---場所と名称はRun Directoryで指定。初期設定では./○○_run1...
---ここで出来るsi.envの5・6行目が重要。以下のように記述さ...
simViewList = '("schematic_p" "symbol_p")
simStopList = '("symbol_p")
--この後、もう一度Initialize Designで同じディレクトリを指...
simViewList = '("behavioral" "functional" "system" "veri...
simStopList = '("verilog" "pld_verilog" "lai_verilog" "l...
--ここが書き変わることで、symbolを見に行ってしまうのでは?
--何が原因で書き変わっているかは分からないので、それも調...
**9/28 [#o2200313]
-メモ
--/eda1/SFQ/SFQ_circuit_design_on_CADENCE.pdf
---↑SFQデザインのマニュアル。日本語。
---/eda1/Cadence/IC614/tools/dfII/bin/siがネットリスト変...
**9/27 [#te9d6312]
-メモ
--/eda1/Cadence/IC614/doc/ncveruser/ncveruser.pdf
--↑NC-verilogのマニュアルっぽい
**9/24 [#wc98ca7b]
-フィードバックを3方式で実装
--入力間隔
---コンカレント:20ps×30サイクル=600ps後に後続データ入力
---クロックフォローデータ:20ps×27サイクル=540ps後に後続...
---ゼロスキュー:122.4ps×8サイクル=979.2ps後に後続データ...
-ゼロスキュー方式が(ループ前の時点で)遅すぎる。が、ゲート...
--データが2桁分上位のゲートに向うところが最長
**9/17 [#cf4296b7]
-仕組みは一旦置いといて、この前教えて頂いた知識でコンカレ...
--ちゃんと動作できたので、(A+B)+Cの計算ができるようになった
--何で動いてるのかはよく分かってない(何十サイクルも遅延...
--ゼロスキューも作ってみて、動作を比べたい
**9/13 [#qdaca74b]
-クロックフォローデータもjtlに直せた
-計測まとめ(jtlで統一)
--コンカレントフローv4
---周期20ps、ディレイ592.6-20.0=572.6ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1427 JJ:5964 bias:842.232(mA) area:2369(3.7904mm^2)
--クロックフォローデータv2
---周期20ps、ディレイ510.7-20=490.7ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1385 JJ:5472 bias:768.789(mA) area:2419(3.8704mm^2)
--ゼロスキューv3
---周期122.4ps、ディレイ1117.3-224.8=892.5ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1713 JJ:6868 bias:978.679(mA) area:2770(4.4320mm^2)
--クロックフォローデータが最速。面積面ではコンカレントフ...
**9/10 [#d00c6289]
-コンカレントフロー
--周期20ps、ディレイ592.6-20.0=572.6ps
--バイアス2.5mv(100%)~3.0mv(120%)が許容
--cell:1427 JJ:5964 bias:842.232(mA) area:2369(3.7904mm^2)
---おおよそ予想通り。周期を落とさずに実現できた。
-「全部jtl」の制約で統一することにする
--クロックフォローデータのptlもjtlにする
--メモ:)3段目途中、配線合わせ、タイミング合わせから
**9/9 [#kb53b681]
-コンレントのptlをjtlにする作業を開始
--メモ:)3段目の途中、途中のdffのタイミングをあわせると...
**8/31 [#z2cfa868]
-計測
--コンカレントフロー
---周期20ps、ディレイ556.1-20.0=536.1ps
---バイアス2.5mv(100%)~2.75mv(110%)が許容
---cell:1707 JJ:5797 bias:815.146(mA) area:2220(3.5520mm^2)
--クロックフォローデータ
---周期20ps、ディレイ492.0-20.0=472.0ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1758 JJ:5263 bias735.561(mA) area2160(3.4560mm^2)
--ゼロスキュー
---周期122.4ps、ディレイ1117.3-224.8=892.5ps
---バイアス2.5mv(100%)~3.0mv(120%)が許容
---cell:1713 JJ:6868 bias:978.679(mA) area:2770(4.4320mm^2)
--ゼロスキューはこれ以上速くならない。フロークロッキング2...
--フロークロッキング2種についてはDFFで1サイクルずらす部分...
-雑感
--PTL->JTLに直したとして、areaはここから変わらなそう。cel...
--PTLのせいでセル数が多く見えているが、やっぱりゼロスキュ...
--バイアスのマージンは3方式でそこまで差がでていない。設計...
**8/30 [#k0273a9b]
-ゼロスキューもシミュレーション合うようになった。
--実践ソフトの方に余裕があれば、3つともギチギチにしていく。
--比較もやる。
**8/26 [#qca10106]
-ゼロスキューを設計。
--クロック周期98psでなんとか動作。ptlは使用せず。
--S0の出力が1サイクル遅れているのと、手を加え忘れているク...
**8/25 [#h100e564]
-クロックフォローデータも設計できた。シミュレーションも合...
**8/20 [#ie68cb7e]
-4bit bit-slice加算器コンカレントのシミュレーションがよう...
--最終段あたり(NDROとXOR)だけゼロスキューみたいなタイミン...
**7/28 [#i0ac4c96]
-川口さんの論文、コンカレントまでは何とか読んだ(怪しいの...
-用語(多分。怪しいかも。)
--スラック:データの制約時間と解析結果の差。大きいほど余...
---Setup Slack = Data Required Time (Setup) - データ到着...
---Hold Slack = データ到着時間 - Data Required Time (Hold...
---↑タイミング違反の原因になるやつ(のはず)
--サブサーキット:多分回路中に幾つも同じ回路を作る時に用...
--タイミングジッタ:ある瞬間の信号について、理想的な位置...
-よくわからんやつ
--Time Borrowing
--Clock Tree Topology
--途中の計算式(スプリッタの数とか)、何だか合ってそうな...
--FIFO挿入の話、Fig.9のやり方(パイプライン毎のクロック入...
**6/26 [#v5b16aba]
-回線が遅い問題
--やっぱり時間帯によって変化?
--一先ずchromeを導入。firefoxのような問題は今のところない。
-鬼頭先生の論理シミュレーションを導入
http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?SFQ...
-4bit加算器
--最終段のpの経路にdffがないのは、NDROをクロックフォロー...
--最終段にdffを入れてコンカレントでも論理的には正しいので...
**6/25 [#h773f8de]
-ネットリスト問題
--/eda1/adp634sのspl3f~3rの./symbol/symbol.oa内にて「mode...
--使用しているのはsymbol_pのはず
--他のセルの./symbol/symbol.oaも眺めてみたが、そもそもmod...
**6/23 [#z2c4bf67]
-ネットリストの問題
--既にネットリストがある状態で、新しく上書きして作りなお...
--一部のセルの名称が異なる形で記載されてしまう(正:spl3f,...
--現状は./ihnl/cds0/netlistを手動で修正して対応か
-4bit sliceコンカレント、タイミングはあったけど、動作が期...
**6/18 [#t4da75d8]
-Parkさんの回路、全然間違ってなさそうだった。回路もっと勉...
-タイミング3段目まで合わせた。
-シミュレーションでネットリストを作成する際、一部のセル(...
**6/17 [#w6ee2c7d]
-各種セルの説明(CONNECTセルライブラリ用)
http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?plu...
**6/16 [#hb1ec82a]
-4bit sliceコンカレントを修正(andとcbが逆だった)。
--タイミング調整やる。
**5/28 [#r1812779]
-4bit sliceコンカレントフローの枠が多分完成
--タイミング調整中。1段目は合うが、2段目以降が大変。
**5/25 [#la8231c1]
-ページの作成
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