作業記録2023新垣
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開始行:
[[超伝導CAD 2023]]
* 先行研究 [#vcd66576]
- [[A Comparison of Clocking Schemes for SFQ Circuits:htt...
- [[Design and Verification of Single-FluxQuantum Digita...
*メモ [#n4eb722d]
**クロックレスの論文 [#ecce766e]
--&ref(Rapid_Single-Flux-Quantum_Logic_Circuits_Using_Clo...
--&ref(RSFQ clockless concurrent.pdf);
--[[クロックレスゲート論文:https://repository.kulib.kyoto...
**CADの使い方 [#ecce766e]
-oyster1.arch.info.mie-u.ac.jp% cd /home/share/ohigashi
ここで先輩の作ったCADデータの説明、確認を見れる
- [[SFQの使い方:http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wi...
- [[SFQのシミュレーション:http://www.arch.info.mie-u.ac.j...
*nc-verilog論理シミュレーション [#y8aad665]
**Initialize Design [#e81d2952]
-1段目のアイコン、またはCommands->Initialize Design
-Run Directoryを指定して、Initialize Designを実行
**Setupメニューから設定 [#d81cba49]
-Record Signals...
--対象をAll Subscopesとして全ての信号を記録するよう変更
-Simulation...
--Files:/eda1/Cadence/IC614/tools/dfII/local/lib/verilog...
--Directories:/eda1/SFQ/adp634s/verilog
--最後に半角スペースと「+define+BV=2.5」を追加
---数字部分を変えることで、バイアスの変更が可能(1.75~3.25...
**Generate Netlist [#ua676c94]
-2段目のアイコン、またはCommands->Generate Netlist
-CIWに「... netlisted successfully.」と表示が出ればOK
**テストパターンの生成 [#u7ab857e]
-Commands->Edit Test Fixture
--多分これをやる必要はない。以下の作業はterminal及びemacs...
-デフォルトのファイル「testfixture.verilog」を「testfixtu...
--多分「.verilog」を作って、あとからコピーして「.new」を...
---これをやらないと「.verilog」が毎回上書きされて、せっか...
---記述はverilog形式
--「testfixture.template」内で「testfixture.new」を参照す...
`ifdef verilog
//please enter any additional verilog stimulus in the t...
`include "testfixture.new"
`endif
*CADの使い方[#n4eb722d]
**KONBU.arch.info.mie-u.ac.jp% ssh -X oyster1 [#t41673ef]
oyster1にアクセスする。
**oyster1.arch.info.mie-u.ac.jp% source ~/.rc/cshrc.Linux...
PATHを通す
*NDROについて [#jc7ccd02]
&ref(NDRO.png,center,30%);
-int1 と int2 は同時に入ってこないといけない
-set にパルスが入ったら1resetにパルスが入ったら0
-クロックが入ったタイミングでリセットに入っていったら,パ...
- set ⇒ クロック ⇒ resetの順で入る
*設計図 [#jc7ccd02]
&ref(clockless-zu.png,center,30%);
* 進捗報告 [#w8562829]
** 23/06/30 [#h34e21c5]
-進捗報告のPDF作成
&ref(ghjknjvjgklkhbv.pdf,,発表資料.pdf);
** 23/07/06 [#h34e21c5]
gzファイルを解凍して、先輩の回路を除くことができた
** 23/07/08 [#h34e21c5]
[[クロックレスゲート論文:https://repository.kulib.kyoto-u...
** 23/07/12[#h34e21c5]
まずは全加算器の設計を見て真似てみることにした
** 23/07/14 [#j86c3e91]
非破壊読み出し(NDRO)回路は、記憶された情報状態を消...
- [[NDRO回路について:https://patents.google.com/patent/JP...
**23/07/15 [#vce2e618]
-各種セルの説明(CONNECTセルライブラリ用)
http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?plu...
**23/08/1[#vce2e618]
SFQの論理シュミレーションをするためにverilogの設定を行った
adderを自分のディレクトリに保存してcds.libも同時に書き換...
**23/08/9[#vce2e618]
virtuosoの説明書を高木さんが用意してくれたので一通り目を...
**23/08/28[#vce2e618]
CADの設計を見て、adp634sにある回路などの確認をした。クロ...
**23/08/29[#vce2e618]
NDROについて深く知る事ができた。CADのシュミレーションはVI...
-Viの使い方
- Esc押して:wq で保存
- i で insertになるので文字入力可能
**23/08/30[#vce2e618]
シュミレーションではカピパラではなく名古屋大学の方参考に...
つまりverilog -XLではなくnc -verilogを使う
**23/9/8 [#l141c1f1]
nc-verilogで設定することができた。シュミレーションも成功...
**23/9/12 [#oe95b9ce]
SFQ-RouteのdisplayArrivalTimeでデータの到着時間などが見れる
**23/9/14 [#z778876e]
CLAについて調べた
**23/9/22 [#z4f0a0f3]
設計を始めた
**23/9/25 [#s6393d8d]
設計のパイプラインの1つ目をある程度作ることができたので、...
**23/9/27 [#i8507324]
testfixture.newの編集をする際
#はDELAYを表しているので波形をずらすときに使用する。入力...
それをDissPlay Arrivedを見て調節しなければならない
**23/10/3 [#cf59b718]
出力のタイミングを合わせた方が見やすい、出力結果がxになる...
**23/10/4 [#sf822961]
入力ゲートの段階で波形をパルスに変換している 凸凸 ⇒ 1111
**23/10/12 [#gf598e11]
パイプラインの前半部分はほぼ完成したが、A3,B3,A2のときに...
**23/10/31 [#tad9dbc0]
シュミレーションの値について:スループットは、1秒をクロッ...
...
レイテンシは、入力から出力までの誤差。 ...
他は、SFQ⇒Cell level design→ Count cells from Result...
終了行:
[[超伝導CAD 2023]]
* 先行研究 [#vcd66576]
- [[A Comparison of Clocking Schemes for SFQ Circuits:htt...
- [[Design and Verification of Single-FluxQuantum Digita...
*メモ [#n4eb722d]
**クロックレスの論文 [#ecce766e]
--&ref(Rapid_Single-Flux-Quantum_Logic_Circuits_Using_Clo...
--&ref(RSFQ clockless concurrent.pdf);
--[[クロックレスゲート論文:https://repository.kulib.kyoto...
**CADの使い方 [#ecce766e]
-oyster1.arch.info.mie-u.ac.jp% cd /home/share/ohigashi
ここで先輩の作ったCADデータの説明、確認を見れる
- [[SFQの使い方:http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wi...
- [[SFQのシミュレーション:http://www.arch.info.mie-u.ac.j...
*nc-verilog論理シミュレーション [#y8aad665]
**Initialize Design [#e81d2952]
-1段目のアイコン、またはCommands->Initialize Design
-Run Directoryを指定して、Initialize Designを実行
**Setupメニューから設定 [#d81cba49]
-Record Signals...
--対象をAll Subscopesとして全ての信号を記録するよう変更
-Simulation...
--Files:/eda1/Cadence/IC614/tools/dfII/local/lib/verilog...
--Directories:/eda1/SFQ/adp634s/verilog
--最後に半角スペースと「+define+BV=2.5」を追加
---数字部分を変えることで、バイアスの変更が可能(1.75~3.25...
**Generate Netlist [#ua676c94]
-2段目のアイコン、またはCommands->Generate Netlist
-CIWに「... netlisted successfully.」と表示が出ればOK
**テストパターンの生成 [#u7ab857e]
-Commands->Edit Test Fixture
--多分これをやる必要はない。以下の作業はterminal及びemacs...
-デフォルトのファイル「testfixture.verilog」を「testfixtu...
--多分「.verilog」を作って、あとからコピーして「.new」を...
---これをやらないと「.verilog」が毎回上書きされて、せっか...
---記述はverilog形式
--「testfixture.template」内で「testfixture.new」を参照す...
`ifdef verilog
//please enter any additional verilog stimulus in the t...
`include "testfixture.new"
`endif
*CADの使い方[#n4eb722d]
**KONBU.arch.info.mie-u.ac.jp% ssh -X oyster1 [#t41673ef]
oyster1にアクセスする。
**oyster1.arch.info.mie-u.ac.jp% source ~/.rc/cshrc.Linux...
PATHを通す
*NDROについて [#jc7ccd02]
&ref(NDRO.png,center,30%);
-int1 と int2 は同時に入ってこないといけない
-set にパルスが入ったら1resetにパルスが入ったら0
-クロックが入ったタイミングでリセットに入っていったら,パ...
- set ⇒ クロック ⇒ resetの順で入る
*設計図 [#jc7ccd02]
&ref(clockless-zu.png,center,30%);
* 進捗報告 [#w8562829]
** 23/06/30 [#h34e21c5]
-進捗報告のPDF作成
&ref(ghjknjvjgklkhbv.pdf,,発表資料.pdf);
** 23/07/06 [#h34e21c5]
gzファイルを解凍して、先輩の回路を除くことができた
** 23/07/08 [#h34e21c5]
[[クロックレスゲート論文:https://repository.kulib.kyoto-u...
** 23/07/12[#h34e21c5]
まずは全加算器の設計を見て真似てみることにした
** 23/07/14 [#j86c3e91]
非破壊読み出し(NDRO)回路は、記憶された情報状態を消...
- [[NDRO回路について:https://patents.google.com/patent/JP...
**23/07/15 [#vce2e618]
-各種セルの説明(CONNECTセルライブラリ用)
http://www.lab3.kuis.kyoto-u.ac.jp/sfq_wiki/index.php?plu...
**23/08/1[#vce2e618]
SFQの論理シュミレーションをするためにverilogの設定を行った
adderを自分のディレクトリに保存してcds.libも同時に書き換...
**23/08/9[#vce2e618]
virtuosoの説明書を高木さんが用意してくれたので一通り目を...
**23/08/28[#vce2e618]
CADの設計を見て、adp634sにある回路などの確認をした。クロ...
**23/08/29[#vce2e618]
NDROについて深く知る事ができた。CADのシュミレーションはVI...
-Viの使い方
- Esc押して:wq で保存
- i で insertになるので文字入力可能
**23/08/30[#vce2e618]
シュミレーションではカピパラではなく名古屋大学の方参考に...
つまりverilog -XLではなくnc -verilogを使う
**23/9/8 [#l141c1f1]
nc-verilogで設定することができた。シュミレーションも成功...
**23/9/12 [#oe95b9ce]
SFQ-RouteのdisplayArrivalTimeでデータの到着時間などが見れる
**23/9/14 [#z778876e]
CLAについて調べた
**23/9/22 [#z4f0a0f3]
設計を始めた
**23/9/25 [#s6393d8d]
設計のパイプラインの1つ目をある程度作ることができたので、...
**23/9/27 [#i8507324]
testfixture.newの編集をする際
#はDELAYを表しているので波形をずらすときに使用する。入力...
それをDissPlay Arrivedを見て調節しなければならない
**23/10/3 [#cf59b718]
出力のタイミングを合わせた方が見やすい、出力結果がxになる...
**23/10/4 [#sf822961]
入力ゲートの段階で波形をパルスに変換している 凸凸 ⇒ 1111
**23/10/12 [#gf598e11]
パイプラインの前半部分はほぼ完成したが、A3,B3,A2のときに...
**23/10/31 [#tad9dbc0]
シュミレーションの値について:スループットは、1秒をクロッ...
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レイテンシは、入力から出力までの誤差。 ...
他は、SFQ⇒Cell level design→ Count cells from Result...
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