CA演習(修士) 2019
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開始行:
[[研究関係資料]]
* [2019後期] 輪講 [#d6b9a4f9]
- 本: &ref("Advanced_Logic_Synthesis.pdf");
|日程|範囲|担当|資料|h
|10/11|1章|高木|&ref("syn_1.pdf");|
|10/25|2章|中村|&ref("中村chapter2.pdf");|
|11/8|3章|佐々木|&ref("sasaki_chapter3.pdf");|
|11/15|7章|中村|&ref("中村chapter7.pdf");|
|11/22|5章(Sect.1-3)|佐々木|&ref("sasaki_r_chapter5_1-3.p...
|11/29|5章(Sect.4-7)|佐々木|&ref("sasaki_r_chapter5_4-7.p...
|12/6|9章(Sect. 1-3.1)|中村|&ref("中村Chapter9WIP.pdf");|
|12/19(木)|9章|中村||
|12/20||||
|1/10|6章(Sect.1-3)|佐々木|&ref("sasaki_r_chapter6_1-3.pd...
|1/15(水)|6章(Sect.4-6)|佐々木|&ref("sasaki_r_chapter6_4-...
|1/23(木)|4章(Sect.1-4.2)|中村|&ref("NakamuSChapterSlide4...
|1/31(金)前半|4章(Sect.4.3-4.14)|中村|&ref("NakamuSChapte...
|1/31(金)後半|4章(Sect.5-)|佐々木|&ref("sasaki_r_chapter4...
* [2019前期] HDLによる回路設計、FPGAを用いた実装 [#jbf147...
- [[ハードウェア記述言語]]
- [[CADツール]]
- 演習メモ &ref("quartus_ex1.md"); &ref("quartus_ex1.pdf");
** 設計演習: primes [#fd13c56b]
- [[ハードウェア記述言語]] の最終ページ演習問題3
-- まずは、正しく動くこと
--- テストベンチ: &ref("prime.vt"); &ref("prime_table.v");
-- 次に、ボードのクロック周波数 48 MHz 以上で動作するよう...
-- 更に、回路規模が小さく、計算時間が短かくなるようチュー...
- 設計と最適化の方法
-- クリティカルパスを特定する
-- 1クロックサイクルで何を処理できるか見積もる
-- 各クロックサイクルの処理がバランスするように処理を分割...
-- 全体の処理フローを組み立てる
-- ブロック図と、各ブロックの状態遷移図を描く
- 回路規模
-- Total logic elememts: 使用ロジックエレメント数
-- Total RAM block bits: 使用メモリビット数
-- Embedded Multiplier 9-bit elements: 使用乗算器数
- 計算時間
-- 最大動作クロック周波数
-- サイクル数: "2" を表示してから "9973" を表示するまでの...
- 回路諸元の記録 (演算回路単体)
-- LEs: Total logic elements
-- RAM: Total RAM block bits
-- Mult: Embedded Multiplier 9-bit elements
-- Fmax (MHz): Quartus 上の動作周波数
-- cycles: サイクル数
-- 計算時間 (msec): cycles / Fmax
|設計日|設計者|LEs|RAM|Mult|Fmax|cycles|計算時間|備考|h
|2019-06-05|高木|382|0|0|27.53|62101|2.256|modを1cycleで ...
|2019-06-05|高木|369|0|0|52.55|117893|2.243|modを2c|
|2019-06-05|高木|561|0|0|50.15|65307|1.302|modを2c, 2並列|
|2019-06-05|高木|879|0|0|49.23|39604|0.804|modを2c, 4並列|
|2019-06-05|高木|1471|0|0|48.52|28148|0.580|modを2c, 8並列|
|2019-06-05|高木|1561|0|0|48.48|26486|0.546|modを2c, 8並...
||||||||||
|2019-06-04|佐々木|2662|0|2|16.13|27158|1.683|10並列版(cl...
|2019-06-11|佐々木|2667|0|2|15.63|60584|3.876|1stepに4cyc...
|2019-06-11|佐々木|2616|0|2|15.63|30292|1.938|1stepに2cyc...
||||||||||
|2019-06-12|中村|9148|0|2|48.55|105863|2.180|modを4c, 16...
|2019-06-12|中村|6762|0|0|51.12|103762|2.029|modを4c, 16...
** 設計演習: 浮動小数点加算器 [#jaf4d9fe]
- 設計要件
-- IEEE754浮動小数点フォーマット 単精度
-- 入力 x [32bit], y [32bit], (必要に応じて clock [1bit])
-- 出力 z=x+y [32bit]
-- round to nearest, ties to even
-- +-0, +-Inf, subnormal, NaN 対応
- 加算のハードウェアアルゴリズム
-- 特殊値の処理
-- 指数部の計算
-- 仮数部の計算
-- 演算精度と丸め処理
- テストベンチ: &ref("test_fadd32.v"); &ref("test.dat");
-- fadder u_fadd32 ... のところを自分の設計に合わせる
-- シミュレーション設定で test_fadd32.v を指定、トップモ...
-- 同じディレクトリに test.dat を置く
--- 1行目: <パタン数> x x x
--- 2行目以降: <x> <y> <z> (各16進数で8桁=32bit)
-- 各パタンで回路出力と <z> を比較、最後にエラーの個数を...
-- 順序回路の場合はコメントアウトしてあるコードを参考に修正
--- クロックの他、input do =1 で計算スタート、output vali...
終了行:
[[研究関係資料]]
* [2019後期] 輪講 [#d6b9a4f9]
- 本: &ref("Advanced_Logic_Synthesis.pdf");
|日程|範囲|担当|資料|h
|10/11|1章|高木|&ref("syn_1.pdf");|
|10/25|2章|中村|&ref("中村chapter2.pdf");|
|11/8|3章|佐々木|&ref("sasaki_chapter3.pdf");|
|11/15|7章|中村|&ref("中村chapter7.pdf");|
|11/22|5章(Sect.1-3)|佐々木|&ref("sasaki_r_chapter5_1-3.p...
|11/29|5章(Sect.4-7)|佐々木|&ref("sasaki_r_chapter5_4-7.p...
|12/6|9章(Sect. 1-3.1)|中村|&ref("中村Chapter9WIP.pdf");|
|12/19(木)|9章|中村||
|12/20||||
|1/10|6章(Sect.1-3)|佐々木|&ref("sasaki_r_chapter6_1-3.pd...
|1/15(水)|6章(Sect.4-6)|佐々木|&ref("sasaki_r_chapter6_4-...
|1/23(木)|4章(Sect.1-4.2)|中村|&ref("NakamuSChapterSlide4...
|1/31(金)前半|4章(Sect.4.3-4.14)|中村|&ref("NakamuSChapte...
|1/31(金)後半|4章(Sect.5-)|佐々木|&ref("sasaki_r_chapter4...
* [2019前期] HDLによる回路設計、FPGAを用いた実装 [#jbf147...
- [[ハードウェア記述言語]]
- [[CADツール]]
- 演習メモ &ref("quartus_ex1.md"); &ref("quartus_ex1.pdf");
** 設計演習: primes [#fd13c56b]
- [[ハードウェア記述言語]] の最終ページ演習問題3
-- まずは、正しく動くこと
--- テストベンチ: &ref("prime.vt"); &ref("prime_table.v");
-- 次に、ボードのクロック周波数 48 MHz 以上で動作するよう...
-- 更に、回路規模が小さく、計算時間が短かくなるようチュー...
- 設計と最適化の方法
-- クリティカルパスを特定する
-- 1クロックサイクルで何を処理できるか見積もる
-- 各クロックサイクルの処理がバランスするように処理を分割...
-- 全体の処理フローを組み立てる
-- ブロック図と、各ブロックの状態遷移図を描く
- 回路規模
-- Total logic elememts: 使用ロジックエレメント数
-- Total RAM block bits: 使用メモリビット数
-- Embedded Multiplier 9-bit elements: 使用乗算器数
- 計算時間
-- 最大動作クロック周波数
-- サイクル数: "2" を表示してから "9973" を表示するまでの...
- 回路諸元の記録 (演算回路単体)
-- LEs: Total logic elements
-- RAM: Total RAM block bits
-- Mult: Embedded Multiplier 9-bit elements
-- Fmax (MHz): Quartus 上の動作周波数
-- cycles: サイクル数
-- 計算時間 (msec): cycles / Fmax
|設計日|設計者|LEs|RAM|Mult|Fmax|cycles|計算時間|備考|h
|2019-06-05|高木|382|0|0|27.53|62101|2.256|modを1cycleで ...
|2019-06-05|高木|369|0|0|52.55|117893|2.243|modを2c|
|2019-06-05|高木|561|0|0|50.15|65307|1.302|modを2c, 2並列|
|2019-06-05|高木|879|0|0|49.23|39604|0.804|modを2c, 4並列|
|2019-06-05|高木|1471|0|0|48.52|28148|0.580|modを2c, 8並列|
|2019-06-05|高木|1561|0|0|48.48|26486|0.546|modを2c, 8並...
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|2019-06-04|佐々木|2662|0|2|16.13|27158|1.683|10並列版(cl...
|2019-06-11|佐々木|2667|0|2|15.63|60584|3.876|1stepに4cyc...
|2019-06-11|佐々木|2616|0|2|15.63|30292|1.938|1stepに2cyc...
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|2019-06-12|中村|9148|0|2|48.55|105863|2.180|modを4c, 16...
|2019-06-12|中村|6762|0|0|51.12|103762|2.029|modを4c, 16...
** 設計演習: 浮動小数点加算器 [#jaf4d9fe]
- 設計要件
-- IEEE754浮動小数点フォーマット 単精度
-- 入力 x [32bit], y [32bit], (必要に応じて clock [1bit])
-- 出力 z=x+y [32bit]
-- round to nearest, ties to even
-- +-0, +-Inf, subnormal, NaN 対応
- 加算のハードウェアアルゴリズム
-- 特殊値の処理
-- 指数部の計算
-- 仮数部の計算
-- 演算精度と丸め処理
- テストベンチ: &ref("test_fadd32.v"); &ref("test.dat");
-- fadder u_fadd32 ... のところを自分の設計に合わせる
-- シミュレーション設定で test_fadd32.v を指定、トップモ...
-- 同じディレクトリに test.dat を置く
--- 1行目: <パタン数> x x x
--- 2行目以降: <x> <y> <z> (各16進数で8桁=32bit)
-- 各パタンで回路出力と <z> を比較、最後にエラーの個数を...
-- 順序回路の場合はコメントアウトしてあるコードを参考に修正
--- クロックの他、input do =1 で計算スタート、output vali...
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